为什么仿真的时候信号的位数跟代码中的不一样？

xiaqianbin · 发表于 2012-12-22 23:36:03

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在RTL代码中定义的位宽为513为，DC综合后生成的中也是513位，但是用questasim仿真的时候出来的信号就变为514位了，而且第514位一直为不定态。

加油99 · 发表于 2012-12-23 08:28:55

当用软件自动产生testbech模板时，会多产生一个信号。你不对它赋值，波形输出就是不定态。Quartus产生的Verilog的testbech模板就是这样的。

xiaqianbin · 发表于 2012-12-23 16:23:49

回复 2# 加油99

关键是testbench是我自己手写的，没用任何模板呐。。。

magicwind · 发表于 2012-12-28 00:21:56

代码贴出来

[求助] 为什么仿真的时候信号的位数跟代码中的不一样？