RTL_DC之间功能验证问题求助

power0650 · 发表于 2012-12-21 13:35:56

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在用Formality 做RTL级与综合后网标的功能验证的时候，进行到match阶段总是崩掉。大致信息如下：
Status:Building verification models
Status

rocessing Guide Commands....
每次都是在Guide Commands处崩掉，不知道什么原因？求各位大牛帮忙啊
PS: Formality版本 2010年 +amd 64bit，RTL级代码是verilog和vhdl混合使用的。

power0650 · 发表于 2012-12-21 17:39:05

急需大牛们解答啊顶起~~~~

甲醇CH3OH · 发表于 2012-12-25 13:21:50

这个可能和你的服务器配置有关系

power0650 · 发表于 2012-12-25 22:21:30

本帖最后由 power0650 于 2012-12-25 22:55 编辑

FM_warning

问题仍然么有解决，个人觉得不该是服务器配置的问题，可能是和DC综合过程中一些设置选项有关。没有哪位大虾碰到类似的问题？求助~~~

甲醇CH3OH · 发表于 2012-12-26 09:00:34

使用hierarhcy的方式验证试试看，一来可以确定下是否是server配置问题，二来可以看看到底是哪个module的问题，导致跑不下去

sunrisewu · 发表于 2012-12-26 11:06:25

你设计是不是比较大呀？

顺便问一下，你的IC 模式设为功能模式了吗？
你把undriven output设为不验证
还好，你一下子就跑到95％了，蛮快了。

power0650 · 发表于 2012-12-26 14:56:33

回复 6# sunrisewu

跑了四个小时，到94%。然后就没有然后了，一直停在那里，不进，不退。现在正在分module进行功能验证，看看问题是出现在什么地方。网表中都还没有插测设链，没测试模式。

sunrisewu · 发表于 2012-12-27 10:45:53

回复 sunrisewu

跑了四个小时，到94%。然后就没有然后了，一直停在那里，不进，不退。现在正在 ...
power0650 发表于 2012/12/26 14:56

登录/注册后可看大图

你进入fm_shell, start_gui，然后图形模式跑，到94％的时候停下来，看一下是哪一个cone阻塞住了，可能是某个cone太大了导致的，然后优化一下这个cone，或者把这个cone设为不比对的点。
如果你担心设为不比对的点不保险，那你在DC综合的时候不要过分优化这个cone应该也可以达到同样的效果。

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