请问怎么用cadence直接用verilog代码综合出逻辑电路图。

jaenny · 发表于 2012-12-16 12:39:57

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各位大神。求助。我在quartus下编写出了verilog代码。有很多模块。
怎么在cadence下直接用代码综合出逻辑电路图。
模块互相之间有调用。
直接用

CIW-〉File-〉Import-〉Verilog

这样一个一个导入能正确实现综合出整个东西么

Ecooq · 发表于 2025-2-28 15:34:27

楼主问题解决了吗

Ecooq · 发表于 2025-2-28 15:35:42

解决了方便透漏一下吗

超级人机 · 发表于 2025-3-11 17:16:19

Ecooq 发表于 2025-2-28 15:35
解决了方便透漏一下吗

请问你现在解决了吗

Ecooq · 发表于 2025-3-11 18:59:16

超级人机发表于 2025-3-11 17:16
请问你现在解决了吗

没有，试过cdl转化，直接verilog导入，都出问题

[求助] 请问怎么用cadence直接用verilog代码综合出逻辑电路图。