请教一个2分频generated clock和source clock之间timing check的问题？

moyo

首先在design input pin （PCLK_IN）上create 了一个clock "PCLK",
PCLK 和 (经过一个inverter )的 "~PCLK"同时送到一个二选一clock mux

design 内部会用这个mux的输出作为clock， 同时又用这个mux clock输出做了一个二分频clock (generated clock -divide_by 2)
create_generated_clock -name PCLK2D \
-source [get_ports PCLK_IN] -divide_by 2 [get_pins GRP_CLOCK/DNTPCLKIND2/Q]

clock mux只会二选一，也就是说PCLK和~PCLK, 不会同时存在。


现在出现了如下不期望 timing check, 求救该怎么办？多谢了。

~PCLK和2分频clock (其phase是按PCLK生成的)之间的timing check,
我期望的是~PCLK和 2分频clock (其phase是按~PCLK生成的)之间的timing check


多谢您的帮助~~

陈涛

直接在clock mux上屏蔽掉PCLK和~PCLK其中一个
用set_case_analysis

moyo

回复 2# 陈涛


  多谢版大回复。
试过了，不成。如果设case使得mux只选"~PCLK",
但是2分频的generated clock的phase不会随之改变，仍是按照PCLK生成的。
从而仍旧出现不期望的timing check.

本来是期望如果选择了~PCLK， generated clock的phase也随之改变。

不知道我把问题描述清楚了没。

多谢斑竹再给看看啊。

陈涛

先定义～PCLK是PCLK的generated clock
再定义PCLK2D是～PCLK的generated clock

陈涛

mux选～PCLK还要保留

205207033

把时钟~PCLK 以及 PCLK 设为physical_exclude。
另外，米看懂你到底不期望那种timing check

xieqq

回复 6# 205207033


    我认为设置成phy_exclu比较简洁~

xjg@hmes

把时钟~PCLK 以及 PCLK 设为physical_exclude。
另外，米看懂你到底不期望那种timing check
205207033 发表于 2012-12-12 15:57

                               
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    何谓physical_exclude？没听说过这个概念

chrisyl

定义不对，create_generated_clock 中sources 不应是PCLK定义点，而应该是~PCLK定义点。

205207033

回复 8# xjg@hmes

set_clock_group.  简单说就是在design中不可能同时出现的时钟。