如何开始设计，和年轻工程师谈谈

dlbai

所谓设计，就是先有想法，然后手动计算得到结果，仿真只是验证你的想法。错误的方法是paper 抄个结构然后这里调调，那里弄弄 ， 期望得到好的结果。不幸的是大多工程师都是这样的。甚至包括所谓自视很高的高手。我们叫他们try-error instead of design

我们的方法应该是如何的呢，首先应该从工艺的了解开始。所谓知己知彼，百战不殆

首先我们应该扫描所有管子，电阻的特性，将所有关键参数和曲线列出。这里包括。

1.vt vs bulk voltage, vt vs temp , vt vs corner , vt vs channel length
2. idsat
3. lamda and gamma
4. oxide 厚度 , inline 的控制spec 和 最近lot trend chart
5. 手册上的 vt/idsat mismatch vs area
这里仅仅是一小部分，应该包括电阻的 pnp的diode的特性。metal 的单位阻值等等

现在，你已经有了个缩减版的xls ，一个随时可以查的参数表
当然 ucox 也了然于心了。这个不是个好习惯吗？


下面是对目标的理解了，就是spec.
比如bandgap。问题是你要低压？还是高精度？还是低功耗？还是快速启动？这里你们可以让工程师专门针对不同的应用准备结构。结构应该不会超过10种。我理解大致可以cover.
然后是分配指标，我们以后会谈到。

在这之前，有一个重要的事情是大多数人忽略的，就是良率！
首先确定你要的良率是多少。这个决定了你的尺寸面积。为什么呢？因为ciritical device pair/ mismatch 决定了你的良率。电路的相同overdrive 可以选取不同的面积尺寸的管子。如何计算对良率的影响？

假设你的核心电路有4 对mirror 。从工艺文件上你看到vt mismatch 是 9mv / 1um^2  per sigma。你可以接受的variation 5%. 你接受良率损失是1/1000. 那么你需要 normsinv(1/1000)= 3.09 sigma.

那么mirror pair variation 是 9mv*3.09 / 管子面积. 你可以独立计算每对 vt mismatch对输出的影响。然后四对会怎样呢？ 会叠加吗？其实只要是独立的。统计学告诉我们应是

sqrt ( delta1 ^ + delta2^2  + delta3^2 + delta34^2) 我们看看这样和5% 符合吗？ 不要等到mentcalo 的时候才发现，你其实很快就能知道。

电路中的很多指标教课数都会讲到，但是这个良率是工业界最关心的一个。因为5%的良率损失就是30%的净利润损失。因为你的净利润才15%!!。

设计师要尽量在可能的面积限制下将关键电路的良率搞好。非关键电路的成本最优化。比如电阻，究竟怎样才是合适的，当然是越大mismatch越好了，但是你应该计算一下才好。


未完待续

黑马非白

LZ有心了，期待继续。

wx371793214

楼主加油   顶你！

selfsalvation04

好东西，期待更新，

vdslafe

LZ能不能介绍一下自己的设计和量产经历？

semico_ljj

nice。

semico_ljj

再看仍觉不错

michaelhust

回复 1# dlbai
顶起，收藏了

andyjackcao

所谓设计，就是先有想法，然后手动计算得到结果，仿真只是验证你的想法。错误的方法是paper 抄个结构然后这 ...
dlbai 发表于 2012/12/1 22:42

                               
登录/注册后可看大图

十分感谢前辈的热心分享。
我现在有个疑惑，如何根据产品的datasheet/系统应用，来制定电路的spec, 特别是pipeline的ADC的系统结构的spec定义

cj578009030

精华帖，跟起