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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端资料区 › Simulating Visual IP Models with the NC-Verilog
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楼主: chmingxin

Simulating Visual IP Models with the NC-Verilog

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phi168
发表于 2008-7-31 19:58:17 | 显示全部楼层
zhichi ,thank you
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yuan911
发表于 2008-8-4 02:51:28 | 显示全部楼层
謝謝大大的分享~~~
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david717
发表于 2008-8-24 10:14:02 | 显示全部楼层
真的太好了，正在照这个东西，我很想要
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skytang007
发表于 2009-11-9 09:12:18 | 显示全部楼层
NC－Verilog，学习中
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jeffej
发表于 2015-11-20 19:57:36 | 显示全部楼层
Simulating Visual IP Models with the NC-Verilog
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chings
发表于 2017-4-27 16:17:30 | 显示全部楼层
nc verilog 的文件
可供收藏
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sayangcinta
发表于 2018-4-12 23:44:39 | 显示全部楼层
回复 1# chmingxin


    thanks for sharing
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sayangcinta
发表于 2018-4-12 23:47:56 | 显示全部楼层
回复 1# chmingxin

thanks for sharing
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