CPPLL设计及仿真问题

zhangwei198806 · 发表于 2012-11-19 10:56:41

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1、我设计的PLL在仿真的时候，每个频段的输出信号总是和输入有一个相位差，请问是哪些原因照成的?
2、vco我使用是cmos差分型的，请问一下，vco输出频率随控制电压的变化曲线怎么仿真出来的？

恳求大神们赐教！！！！！！！！！

jinlilijin · 发表于 2012-12-3 17:19:14

pss+pnoise 看帮助文档，和mmsim自带的workshop

3070433056 · 发表于 2012-12-29 10:45:24

pss+pnoise仿真然后在pss里面观察大写H开头的一个选项点击看频率范围，然后点击plot就能看仿真曲线

zhangwei198806 · 发表于 2013-3-28 10:45:05

回复 3# 3070433056

谢谢！！！！

zhangwei198806 · 发表于 2013-3-28 10:45:10

回复 3# 3070433056

谢谢！！！！

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