ncverilog 载入SDF文件错误

Andreatong

发吓所示：
ncelab: *W,SDFNET: Failed Attempt to annotate to non-existent timing check
但是文件路径又是正确的。

Andreatong

所生成的sdf文件，无typical corner:如下图所示：
     (TIMINGCHECK
        (WIDTH (negedge RN) (0.2980::0.2980))
        (WIDTH (posedge CK) (0.2224::0.2224))
        (WIDTH (negedge CK) (0.3401::0.3401))
        (PERIOD (posedge CK) (1.0000::1.0000))
        (PERIOD (negedge CK) (1.0000::1.0000))
        (SETUPHOLD (posedge D) (posedge CK) (0.2219::0.2219) ())
        (SETUPHOLD (negedge D) (posedge CK) (0.1975::0.1975) ())
        (RECREM (posedge RN) (posedge CK) (0.2222::0.2222) ())

Andreatong

encounter 下如何生成中间值，typical condition

Gary.wang

第一个warning出现可能是因为你sdf和网表不匹配，或者是你仿真模型里面没有那个路径的specify，而sdf里面有，所以没办法找到；

没有typical的值因为你用的是bcwc模式，只有best和worst；

heiwen_zhang

1，网表和SDF没对应；
2，仿真模型中没有SPECIFY那条路径，而用行为级描述的，这种情况，可以通过加option +sdfnoerror(modelsim下)

zeushuang

我来告诉你问题产生的原因和解决方法。
问题产生的原因其实非常简单：
Synopsys和Cadence两大EDA业界巨头为了推广各自的EDA工具，如果你用Synopsys公司的PT来产生SDF的话，然后使用VCS做后仿真，不会出现楼主的问题。
但是如果你用PT产生SDF，又用NCSIM仿真器来做后仿真的话，关于SDF的问题能折腾死你。
楼主遇到的问题只是其中之一。

解决方法：
重新生成SDF文件，并且生成SDF文件的时候，使用如下命令：

pt: write_sdf -context Verilog -input_port_nets -output_port_nets -no_edge  xxx.sdf

再进行仿真试试，问题解决了吧？

楼主问题解决后记得采纳我的为答案哦。

楼主也可以进验证群讨论：296081749。

zeushuang

为什么我的答案总是被删除？

zeushuang

我来告诉你问题产生的原因和解决方法。

问题产生的原因其实非常简单：
Synopsys和Cadence两大EDA业界巨头为了推广各自的EDA工具，如果你用Synopsys公司的PT来产生SDF的话，然后使用VCS做后仿真，不会出现楼主的问题。
但是如果你用PT产生SDF，又用NCSIM仿真器来做后仿真的话，关于SDF的问题能折腾死你。
楼主遇到的问题只是其中之一。

解决方法：
重新生成SDF文件，并且生成SDF文件的时候，使用如下命令：

pt: write_sdf -context Verilog -input_port_nets -output_port_nets -no_edge  xxx.sdf

再进行仿真试试，问题解决了吧？

楼主问题解决后记得采纳我的为答案哦。

fxty

回复 13# zeushuang


   5楼正解

ershier86

学习了！