求助, Verilog-a如何进行后仿真

miaozc · 发表于 2012-11-14 17:02:48

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小弟试着设计了一个数字控制DC-DC的系统，电路级仿真算是能跑下来了，现在要做后仿画版图，请问如何将verilog-a文件里的内容转化为版图文件？还是说verilog-a文件只能用晶体管级的电路实现后才能画版图进行后仿？求大神指教

quakexz · 发表于 2012-11-14 19:10:48

可以转换吗~表示没听说过~

meteorlay · 发表于 2012-11-14 22:55:01

什么叫verilogA的内容转换为版图? 不搭嘎吧. 直接画了版图然后提取做后仿真就是了

ccarrot · 发表于 2012-11-15 03:25:32

verilog-A 只是行为级别的模拟，用verilog能综合成标准的数字电路，verilog-A 不行，因为它是针对模拟电路的行为的模拟，不是transistor级别，当然也没有版图不版图的问题了，比如一个matlab，C代码，是不能直接转换为电路的，电路要自己设计。

miaozc · 发表于 2012-11-15 14:35:47

谢谢各位的指点..看来还是得把用verilog-a写出的一些控制模块全部用晶体管来实现后才能画版图了

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