Verilog中阻塞赋值和非阻塞赋值求助

zdd44229587 · 发表于 2012-11-13 15:22:09

非阻塞赋值可以理解为一个导线将两个变量连起来，比如b=a，只要b的值与a的值完全相同，无时序先后，a变化b立刻随之变化；阻塞赋值往往是在always等语句块中进行的，b<=a，是指b的值在时钟采样时刻之后与时钟采样时刻之前的a的值相等，当然考虑到时序问题会有建立时间、保持时间等需要考虑，这点楼主可以详细了解一下D触发器的工作原理，可能有助于理解阻塞赋值。

qiudanyi1 · 发表于 2012-11-13 16:25:48

还得结合例子来看吧

youguhantan · 发表于 2012-11-14 14:54:10

在我遇到的实际时序电路代码中，在always过程中，一般都会用“<=”。基本不会用到“=”。而在assign语句中才会用到“=”。

zhjl · 发表于 2012-11-15 00:53:29

see。。。

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