在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 5590|回复: 6

[原创] 后端面试--每日一题(085)

[复制链接]
发表于 2012-11-4 09:56:05 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
Why use latch in ICG? if swapping to flop, what is difference between them?

为什么clock gating cell里面用的是latch,如果换成flop的话,有什么不同

难度:2
发表于 2012-11-4 11:22:38 | 显示全部楼层
回复 1# 陈涛


   用clk通过非门给latch的cp端,   当clk为低电平时得到enable信号,并保持在latch的Q端,
   当clk为高电平时,enable信号 与 clk同时进入2输入与门,
   可以去除竞争冒险现象,,从而进行稳定门控输出。


不知描述是否合理,还请指正~
 楼主| 发表于 2012-11-4 23:10:54 | 显示全部楼层
用下降沿触发的flop,同样可以去除竞争冒险
发表于 2012-11-5 01:42:06 | 显示全部楼层
用latch可以borrow timing,即便enable信号不满足setup,也可以成功采到实现gating功能。
如果用Flop,一旦因为干扰或者时序本身的问题,很可能导致第一拍采不到数,会使得gating的时序落后一拍,如果时序要求严格,会产生问题。
发表于 2012-11-5 09:15:27 | 显示全部楼层
回复 1# 陈涛

功能不一样吧?
flop不存在“透明”这种状态。在enable时,我没想出来怎么能在Q端产生时钟信号。
 楼主| 发表于 2012-11-6 11:55:24 | 显示全部楼层
4楼说的是主要原因
发表于 2012-11-8 16:19:02 | 显示全部楼层
clock gating latch是工艺厂提供的,对clock的duty,glitch有抑制的好处。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 01:51 , Processed in 0.023861 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表