DDR3 SDRAM Verilog Model

eejli · 发表于 2014-2-14 12:59:34

well,it is good.

caojun121123 · 发表于 2014-2-14 15:09:01

谢谢楼主

caojun121123 · 发表于 2014-2-14 15:09:41

谢谢楼主！！！

rainoffire · 发表于 2014-3-3 20:02:37

顶楼主多谢楼主分享

dddk · 发表于 2014-3-16 16:28:46

这个不会是xilinx coregen自动生成例程里面的模型吧，那个模型太慢了。。

xiaoquanic · 发表于 2014-3-16 23:06:11

这么重要的资料，学习必备，赞一个

loongdemeng · 发表于 2014-3-18 10:00:07

谢谢楼主分享。

cao2ji · 发表于 2014-4-17 08:01:01

great materials, thx a lot!

kaikai_2014 · 发表于 2014-4-18 14:03:57

感谢分享，收下了，呵呵。

L-monica · 发表于 2014-5-8 16:10:32

see see

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[资料] DDR3 SDRAM Verilog Model