在verilog程序中可以调用VHDL写的模块么？

kekeguda · 发表于 2012-10-20 12:14:39

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有一个模块是用VHDL语言写的，这个模块可以在verilog中使用么？
如果可以使用的话，需要加哪些东西？还是说直接例化就可以了？

keyway · 发表于 2012-10-20 12:50:01

verilog 直接用就可以,但是 VHDL 要用verilog 必須宣告元件.

tigerjade · 发表于 2012-10-20 13:33:25

取决于编译器，不过，现在的大部分编译器应当都支持混合语言了。

kekeguda · 发表于 2012-10-20 13:40:18

取决于编译器，不过，现在的大部分编译器应当都支持混合语言了。
tigerjade 发表于 2012-10-20 13:33

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我用的是ISE与modelsim联合仿真，主程序verilog语句中用到XilinxCoreLib库中的一个用VHDL编写的模块，在Xilinx中综合没有问题，但到modelsim中进行行为仿真就不行了，总是说找不到那个元件。
我在modelsim中已经编译了Xilinx的VHDL库了，并且已经能在modelsim中看到那个元件了。

orlye · 发表于 2012-10-20 20:47:33

我见过的混跑是用vcs-mx，要先分别编译verilog和vhdl部分，然后再跑。
modelsim不知道该怎么设置

kekeguda · 发表于 2012-10-20 23:04:14

我见过的混跑是用vcs-mx，要先分别编译verilog和vhdl部分，然后再跑。
modelsim不知道该怎么设置
orlye 发表于 2012-10-20 20:47

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哦啦，谢谢！

亦然寻 · 发表于 2013-11-27 20:57:52

我是ISE不知道能不能用，就是VHDL中能不能用verilog语句

michaelzhang561 · 发表于 2014-11-27 10:25:17

有一个模块是用VHDL语言写的，这个模块可以在verilog中使用么？
如果可以使用的话，需要加哪些东西？还是说 ...
kekeguda 发表于 2012-10-20 12:14

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LZ,你的问题解决没？我也遇到了用verilog调用vhdl模块时，生成的波形里找不到vhdl模块的信号，导致无法查看波形，期间还存在参数传递的问题，请求大神帮忙啊！

[讨论] 在verilog程序中可以调用VHDL写的模块么？

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