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[求助] xilinx ise13 如何约束总线信号引脚到引脚的相对时延

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wangxie_1112
发表于 2012-10-19 13:04:36 | 显示全部楼层 |阅读模式

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比如数据从Data_in(8:0)引脚输入，直接从Data_out(8:0)引脚输出，中间不做处理，如何约束从输入引脚到输出引脚信号间的相对时延不超过5ns,求解答，谢谢！用ise自带的综合工具。
信号

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