为什么VDD and VSS 也被tiehi tielow了？

conniezhou · 发表于 2012-10-15 23:10:02

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在encounter 中在tiehigh tielow之后，发现VDD 上接了一个tiehigh VSS上接了一个tielow。
不知道是如何引起的？请大侠们指点！

conniezhou · 发表于 2012-10-16 22:55:59

encounter 9.1

Roger_zrg · 发表于 2012-10-16 23:00:11

可能是因为你的VDD PIN是floating的，你可以将那个pin连到power上，

conniezhou · 发表于 2012-10-16 23:03:22

你指的floating是什么？
现在的VDD and VSS是从PAD上给的

陈涛 · 发表于 2012-10-17 13:09:17

检查那个pin name，再看global net里面的VDD/VSS是否包含那个pin

conniezhou · 发表于 2012-10-17 14:25:33

感谢陈大及各位同仁回复！
这个VDD VSS 是digital core power and ground。应该是global signal。
之前也有类似RVSS 这样的pin被tie low，修改了对应的analog block lef 就没有出现过。
就是将RVSS 原来是端口定义为 INPUT 改成INOUT use ground后就没有被tielow了。
针对VDD VSS ，怀疑是有Block里面写成input ，查过所有的block 都没有发现VDD VSS 被用于INPUT或者OUTPUT的情形
所以暂时不知道如何是好？
要是解决不到，VDD tie high VSS tie low 是否可以忽略？

陈涛 · 发表于 2012-10-17 15:01:05

不可以忽略

conniezhou · 发表于 2012-10-17 15:04:59

如果不可以忽略的话，如何解决呢？看来还要找找问题。
不忽略的后果如何？请陈大指示！

陈涛 · 发表于 2012-10-17 15:07:33

想以前一样，改lef啊

conniezhou · 发表于 2012-10-17 15:15:12

多谢陈大！
这个VDD 和tiehi 是同一个power domain 的，VSS 和tielo也是相同。
如果忽略的话，是否漏电会大一些，其它没有影响？

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