关于PLL的几个问题

seu_novak · 发表于 2012-10-9 16:00:44

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 seu_novak 于 2012-10-9 16:05 编辑

小弟初学PLL，有几个困惑已久的问题，请各位大侠不吝赐教，多谢哈~

1. Hajimiri的论文A General Theory of Phase Noise in Electrical Oscillators在定义相位噪声时假定相位噪声和幅度噪声相等，相位噪声占总噪声的一半，这有什么依据吗？还有限幅机制可以减小幅度噪声，限幅机制具体怎么理解呢，器件和电路的非线性能抑制幅度噪声？总觉得有点怪怪的

2.还是相位噪声的问题，Hajimiri同篇论文里写到，在谐振网络两端电压处于峰值时注入电流仅对幅度产生影响，对波形相位不造成影响；在过零点处的噪声电流则对相位造成影响，对幅度没有影响，如下图所示。即过零点处的噪声对相位噪声的影响最大。

然而，Staszewski论文Digitally Controlled Oscillator (DCO)-Based Architecture for RF Frequency Synthesis in a Deep Submicrometer CMOS Process里提到通过调整延迟线控制调谐字改变时间时指出，当电容存储的振荡能量最大即电压处于峰值时，是改变变容管大小的最坏时间，此时电压改变幅度最大，从而通过AM-to-PM恶化相位噪声；而在过零点处电容存储的能量最小，从而幅度改变最小，对相位噪声影响最小，如上图。

看论文时觉得这两个人的说法有点矛盾，不知道是哪里没有完全理解，Staszewski的意思是调整电容大小本身的相位就会发生改变，所以此时应尽可能减小幅度的改变？请多多指教，谢谢~

3. 第三个是关于DCO中DSM的问题：为什么直接采用在时域平均得到电容值的规则的周期性的方法“调制”电容，会在输出产生较大的毛刺（spur）？为什么在时域上以及电容的个数上均采用随机的方法进行选择，就可以有效避免毛刺？能否给出理论依据，谢谢~

远上寒杉 · 发表于 2012-10-9 16:15:20

只看过Hajimiri的，表示回答不能，mark一下，坐等高人。

seu_novak · 发表于 2012-10-9 16:19:08

回复 2# 远上寒杉

谢谢支持

seu_novak · 发表于 2012-10-9 16:24:45

为方便把两篇论文贴出来哈~

A General Theory of Phase Noise in Electrical Oscillators.pdf (482.99 KB, 下载次数: 39 )

DCO-Based Architecture for RF Frequency Synthesis in a Deep-Submicrometer CMOS Process.pdf (739.44 KB, 下载次数: 25 )

tideblue · 发表于 2012-10-9 18:38:21

不是专家也试着回答一下
1.他是指削波吧，削波以后，peak都不变，幅度noise就下来
2.Hajimiri是指注入一个瞬态电流，而Staszewski的改变电容大小可以看成注入一个constant电流
所以结论会不一样
3 没看懂

[讨论] 关于PLL的几个问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2