增加clock latency的后果？

陈涛 · 发表于 2012-9-28 10:25:36

在综合时，增加 clock network latency 会改变以下path的timing
1）IO
2）不同clock network latency的path的timing
相同clock network latency的FF之间的timing的变化非常有限

clock source latency的情况与2）的原理相同

xilinx_zhao · 发表于 2012-9-28 14:08:02

本帖最后由 xilinx_zhao 于 2012-9-28 14:15 编辑

AndreaChiu · 发表于 2012-9-28 19:41:43

综合的时候时钟不都是理想时钟么怎么会有CLOCK NETWORK LATENCY 求解答

陈涛 · 发表于 2012-9-29 06:35:50

可以硬加一个CLOCK NETWORK LATENCY

hiyoun · 发表于 2012-10-4 19:25:47

学习了哈

herrzhou · 发表于 2014-10-27 13:02:14

各位需要考虑一下32nm之后，如果还用这种延长clock path来侥幸balance skew的话会出现什么情况呢？

我猜 ...
729050850 发表于 2012-9-27 23:34

登录/注册后可看大图

为什么会绕更远，可以通过加buffer来实现啊

herrzhou · 发表于 2014-10-27 13:03:23

同意楼上观点，32nm以后线间距更小，插入过多的buf会使得绕线变长，cross talk的影响反而会使timing更差。个 ...
liuada001 发表于 2012-9-28 01:03

登录/注册后可看大图

插buffer后每段线不一定变长，cross talk不一定会更严重

mnluan · 发表于 2014-10-27 16:46:04

回复 16# herrzhou

因为是用来延长clock latency，所以工具会把新添加进来的clk buf 放到离reg 稍远的地方，然后绕线，通过这样的方式增加整条clock path上的delay。

lb_Mvp · 发表于 2015-10-4 16:39:10

回复 11# 陈涛

版主您好，我不太同意您说的改变 clock network latency 会影响IO path的timing
对于IO path的timing，我们是通过set_input_delay和set_output_delay来约束的，这实际上是假设了综合的模块外面有一个FF来做launch或者capture。但是DC进行分析的时候默认情况下input_daley和output_delay是考虑了 clock latency的，也就是说，假设的这个FF的 clock latency也会跟着改变，这样是不会影响 IO path 的timing的。如下图：
6S`W%LZ43}F9[9A]O5[74AW.jpg

您觉得这样分析对么？

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