关于fpga的时序约束

Timme

[quote]FPGA的时序跟ASIC没法比吧
hbyu 发表于 2013-4-9 21:48 [url=


    除了不用考虑si和slew之外其他都是一样的

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Lawee

ASIC和FPGA的物理结构不同，时序约束是存在一些不同的，但是本质是一样的了。
FPGA开发的时序约束，最好是有一个例子为基础，更容易理解。
然而可以这样：
1）
FPGA内部时序，（以ATERA）为例，将产生的*.sdc模板逐项约束就足够，实际上大多数设计也是没有做全的
2）
FPGA IO时序，此时可以分为SDR, DDR采样区别，center/edge-aligned的区别

个人意见，欢迎大家指正