求助quartus gate_level_sim

icicer · 发表于 2012-9-21 08:52:58

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我遇到与http://bbs.eetop.cn/thread-352530-1-1.html类似的问题，从quartus里直接调用modelsim做gate level sim，用timequest做的STA，slow mode没有问题，fast mode 时modelsim报错，但输出没有出现不定态。

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Error: C:/altera/12.0/modelsim_ae/win32aloem/../altera/verilog/src/cycloneii_atoms.v(5351): $hold( posedge clk &&& nosloadsclr:1714304475 ps, datain:1714304584 ps, 152 ps );
Time: 1714304584 ps Iteration: 0 Instance: /decode_vlg_tst/i1/\u_chk|r_tx_cnt[3]

用timequest检查没有发现任何关于r_tx_cnt[3]的violation。
另外下载到板子中实际情况和fast mode 一样。

请教各位大侠此情况应该如何处理？

SKILLER · 发表于 2012-9-21 11:02:09

门级仿真是要加入延时信息的，出现不定态，只能说明你setup/hold有问题，需要调整timing constraints，或者可以调整一下时钟信号和输入信号的相位关系

duan_dzj · 发表于 2012-9-21 11:29:41

这个调整你的时序约束或者你的逻辑代码

江南炊烟 · 发表于 2012-10-23 21:45:24

回复 3# duan_dzj

我来试试看，谢谢ls

江南炊烟 · 发表于 2012-10-23 21:56:05

回复 2# SKILLER

谢谢LS，茫然时有一个人指点一下，感激！

chaoyangtianxia · 发表于 2013-12-17 15:32:55

通过加大时钟周期可以避免错误，看来就是时序的问题

shwnyoo · 发表于 2016-4-19 18:41:49

回复 5# 江南炊烟

我也遇到了这个问题，正在解决中，他对仿真有影响吗？

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