讨论下STA analysis时的一个Error

qingwatiaowu · 发表于 2019-7-22 09:28:43

画出clks和clkg的波形图，generated clock的定义依赖master clock和divide的电路结构

sunhongwei · 发表于 2022-9-23 17:06:27

trippa 发表于 2015-6-27 22:34
试试create_generated_clock 的选项 -combinational，还有你定义的generated_clock不需要-add,这个选项是在 ...

可以理解为：是在同一个port 上定义多个时钟才需要？

jiangdonghai · 发表于 2024-2-26 11:07:52

ICG分频不出来方波，指定-edges {1 2 5}即可

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