serdes SSC pll

adelezy · 发表于 2012-9-17 16:09:39

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请问大侠，ssc pll 的载波不是一个点频了，而是一个频带(0~5000ppm)了，怎么看phase noise和jitter？

adelezy · 发表于 2012-9-17 16:38:38

如果用divide rnumber的三角调制方法实现ssc pll。
对应小数分频pll, 经过sigma delta divider的长时间的平均值是固定的。
而对于ssc pll. 分频数一直在变，而sigma delta却是输出一个(-1/-2/-3/0/1/2/3/4)+N的值，能达到三角调制的效果吗?

adelezy · 发表于 2012-9-18 08:55:22

大侠快快现身呀！
大侠快快现身呀！
大侠快快现身呀！

sohubjb · 发表于 2012-9-18 10:55:30

跟普通的PLL一样测，不过你这时开了SSC在频谱仪上看到的最高频点不会一一表，而是平的象马鞍形

mcgrady · 发表于 2012-9-22 00:01:03

这种三角调制的PLL长时抖动可能很大，但是jitter频率低，具体表现为period jitter很小，频谱像是楼上描述的。LZ是用在TX锁相环吗？另一个帖子wuzl423大侠提的，RXPLL Tracking这种低频jitter没问题吧？
另外问一下这种PLL可以减小EMI,那还有什么作用？

wuzl423 · 发表于 2012-9-24 16:15:43

回复 5# mcgrady

咋就成大侠了啊？俺说过，俺是菜鸟。
   楼主说的SSC 相位噪声的问题，我想你说的问题是没有太大意义的。SSC是系统上减小EMI的一种方法。扩频量一般很小，就像你说的应用 0~5000ppm，最大频偏也就5000ppm，测试相位噪声，完全可以测试固定频偏量下的相位噪声，这和整数分频没有什么区别，只不过分频器增添了SDM噪声。
   你说的第二个问题是你没考虑在PLL对SDM是低通滤波的作用，相当于是对SDM输出是个积分。
   个人愚见，大家讨论啊，等真正的大侠。

adelezy · 发表于 2012-9-26 16:49:19

理解了，小数分频输入是dc, ssc pll输入是30kHz，摆幅0~5000ppm的调制信号

adelezy · 发表于 2012-9-26 17:00:50

以前是做PLL的，觉得都已经好像模拟的那些纯模拟的运放啊什么的都接触不到了，做了serdes发现，离模拟越来越远了。。。。。。
因为以前接触过射频系统，感觉做系统的很牛很牛，先要搭个框架，然后给各个模块分配指标，再得出整个系统的信噪比啊什么的，做serdes需要这些吗，我所看的serdes里面的东西，基本上都是用standard cell搭搭就好了。。。。。。

wuzl423 · 发表于 2012-9-26 22:11:37

回复 8# adelezy

用简单的东西做出东西才牛逼

fogworld · 发表于 2012-9-26 23:09:14

大家的SSC PLL做的怎么样？

[求助] serdes SSC pll

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