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楼主: toneytang

[求助] verilog定义reg时的初值问题

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发表于 2012-9-18 11:02:52 | 显示全部楼层
本帖最后由 zongkai2003 于 2012-9-18 11:06 编辑

回复 8# Timme


    你编译一下就知道,那个上电的初值是经过逻辑门的搭出来的。一般上电是0,如果是1的话要加非门,如果有多个寄存器初值为1的话,逻辑资源占用比较明显。我在CPLD上做过类似的初始化。

http://www.alteraforum.com/forum/showthread.php?t=6602
发表于 2012-9-18 17:21:58 | 显示全部楼层
哦,确实没有干过这个事情,,上电的时候给一个值,,但是在IC里面怎么办啊?
发表于 2012-9-18 17:36:16 | 显示全部楼层
寄存器的值初始有2种:
1.fpga上电起来后,寄存器是有个值,这个值是通过 reg a = xx ,来赋值的。
2.复位后,寄存器的值由代码的复位逻辑决定的,例如:
always@(posedge clk or negedge rstn)
if(!rstn)
    reg <= xx;
发表于 2012-9-18 21:25:24 | 显示全部楼层
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