ESD测试的时候可能触发Latch-up吗？

szyacj · 发表于 2012-9-12 17:12:11

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求教！

miller0303 · 发表于 2012-9-12 17:50:42

這問題很少遇到, 要有特定的條件才可以有lu現象,
就esd hbm 的組合
vdd+/-
vss+/-
vdd-vss +/-
那一組出現 lu現象

szyacj · 发表于 2012-9-12 20:24:33

目前只是怀疑，analog IO，power domain 2.5V ; MM 200V PD mode to vddiopst failed。FA看到亮点，但是只有50x照片，所以看不清楚具体损坏的那个管子。

miaoyue1999 · 发表于 2012-9-13 10:11:30

来捧个场，好像latch up是坏一片，esd一般坏的是管子

dinggo · 发表于 2012-9-13 11:46:15

会的，这个我就遇到过，还是触发了芯片内部的latch-up.

jian1712 · 发表于 2012-9-13 14:38:28

回复 3# szyacj
个人认为MM PD模式不会触发Latch-up, FA是通过EMMI看亮点么，最好能够找能够定位到电路和版图上，然后再找出失效的原因。加油啊，大家共同学习进步。

szyacj · 发表于 2012-9-14 10:28:46

FA的照片放大倍数不够，无法定位到具体的电路。所以才怀疑。另外就算这次不是latch up，我也怀疑由于版图的原因，MM是否能引起latch up。另外也有说法MM持续的时间很短，不可能触发Latch up，只有在加电的情况下，ESD才可能触发latch up，确实是这样吗？请大虾们提供经验。

sed · 发表于 2012-9-14 12:49:37

ESD是可以触发latch-up 的，如果有合适PNPN （SCR）的存在，在整个ESD zapping的期间内，只要SCR的Vt1低于ESD clamp的voltage,这个SCR一定会被触发

sed · 发表于 2012-9-14 13:00:34

当然，这里讲latch-up可能不合适，真正的latch-up测试是指带电测试的，也就是说chip一直在供电，而ESD测试时chip不供电，不过从原理上讲无差异，都是走pnpn（SCR）的path；

szyacj · 发表于 2012-9-14 16:09:43

带电引起的Latch up和ESD zapping引起的Latch up对电路的破坏是一样的吗啊？如果带电的话，长时间大电流肯定会烧坏电路，那段时间的呢？是否会对电路造成不可逆的破坏？

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