FPGA与DSP数据收发不同步

liming_0521 · 发表于 2012-9-4 10:38:25

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每次在FPGA上传DSP数据时，在所发数据的前端或者中断会有一部分乱码传入，很奇怪有请那位高人指点一二？

fei_yang · 发表于 2012-9-4 12:19:02

时序有问题 emif 接口 fpga看做SDRAM 在DSP配置SDRAM时将建立时间加大

duan_dzj · 发表于 2012-9-4 15:42:15

学习学习。学习学习。

djc001 · 发表于 2012-9-9 12:41:34

是不是跨时钟域了

whz7783478 · 发表于 2012-9-19 23:45:56

FPGA的管脚约束，put in iob，这样如果板级连线等长的话，dsp的建立时间满足，基本上就没什么问题。
如果按照上述方法不可行，就需要通过offset out语法，修改FPGA管脚的信号相对于时钟的延时。

liming_0521 · 发表于 2012-9-20 10:01:31

收到，谢谢！

liming_0521 · 发表于 2012-9-20 10:02:28

回复 5# whz7783478
收到，谢谢！

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