分频器时钟 skew 的约束

eagle723 · 发表于 2012-8-24 19:18:29

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最近做一分频器，输入是一个1.44g的时钟，2分频为720M，在对720M进行12分频为60M，
输出分别是1.44g,720M,60M的时钟，后端怎么做来保证这三个输出时钟的skew最小呢，

目前约束是这样加的，对720M,60M时钟设置 Generated Clock,
将三个时钟输出端口分布设置成 stop pin ，
在设置target skew 进行约束，

这样能进行一定的优化，有没有更好的办法？

4169641 · 发表于 2012-8-24 20:03:41

三个时钟要做同步么？

陈涛 · 发表于 2012-8-24 23:28:22

没必要将三个时钟输出端口分布设置成 stop pin

eagle723 · 发表于 2012-8-25 09:03:49

回复 2# 4169641

是的，

eagle723 · 发表于 2012-8-25 09:05:55

本帖最后由 eagle723 于 2012-8-25 09:07 编辑

回复 3# 陈涛

不设置的话，输出端口默认的是 exclude pin 吧，
那怎么保证三个时钟的同步呢？

michaelll · 发表于 2012-8-25 23:41:34

实在skew难调的话，可以用命令balance 这3个clock

陈涛 · 发表于 2012-8-26 00:48:08

回复陈涛

不设置的话，输出端口默认的是 exclude pin 吧，
那怎么保证三个时钟的同步呢？
eagle723 发表于 2012-8-25 09:05

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所謂“保证这三个输出时钟的skew最小”一般是指它們的leaf pin的skew最小，而不是3個時鐘的root點的skew

eagle723 · 发表于 2012-8-26 09:33:16

回复 6# michaelll

因为后两个是generated clock ，这三个时钟输出端口是同一个时钟域了

eagle723 · 发表于 2012-8-26 09:44:57

回复 7# 陈涛

谢谢版大回复，

这个是说：在分频器的输出端口其实不必要将这三个的skew做到最小，将来在别的模块根据不同的latency, 做这三个时钟之间的skew，

确实这样约束更合理了，这个是pll里的一个分频器了，回去和人讨论下看行不。

[讨论] 分频器时钟 skew 的约束

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