icc 读.v 报错

hanlei8266 · 发表于 2012-8-14 18:58:38

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*****  Verilog HDL translation! *****
***** Start Pass 1 *****
Compiling source file /home/hanlei/Projects/pr/pr_umc018/net_sdc/ccb.gv
*****  Pass 1 Complete *****
Elapsed = 0:00:00, CPU = 0:00:00
*****  Verilog HDL translation! *****
***** Start Pass 2 *****
Compiling source file /home/hanlei/Projects/pr/pr_umc018/net_sdc/ccb.gv
Error: /home/hanlei/Projects/pr/pr_umc018/net_sdc/ccb.gv:410:  module INV4CK is not defined.
(VER-500)
Error: Module 'INV4CK' is not defined.  (MWNL-297)
Error: /home/hanlei/Projects/pr/pr_umc018/net_sdc/ccb.gv:410: ERROR: near line 410: Port connection failed.
(VER-500)
^G^G
Error: Verilog parser cannot parse the /home/hanlei/Projects/pr/pr_umc018/net_sdc/ccb.gv source file. (MWNL-047)
No such file or directory
Error: Current design is not defined. (UID-4)

谁知道是什么原因?

hanlei8266 · 发表于 2012-8-14 19:35:23

没人知道吗?

陈涛 · 发表于 2012-8-14 20:24:29

没读库文件吧？

hanlei8266 · 发表于 2012-8-14 21:28:22

库文件都读进去了，不知道是什么原因呀？

jiancongwoo · 发表于 2012-8-14 22:01:09

check_library，看下问题所在，估计link_library没有设置好。

白兰地 · 发表于 2012-8-14 22:01:09

回复 4# hanlei8266

顶层模块有没有写上呢？

hanlei8266 · 发表于 2012-8-14 22:18:14

写了，会不会是库本身有问题，或者软件有问题那？

hanlei8266 · 发表于 2012-8-14 22:32:05

谢谢，

hanlei8266 · 发表于 2012-8-15 07:54:08

check_library

#BEGIN_XCHECK_LOGICCELLS

All 0 physical cells in ../lib/FSA0A_C_GENERIC_CORE are missing in logic library.

#END_XCHECK_LOGICCELLS

#BEGIN_XCHECK_PHYSICALCELLS

All 484 logic cells in fsa0a_c_generic_core_ss1p62v125c are missing in physical library.

#END_XCHECK_PHYSICALCELLS

hanlei8266 · 发表于 2012-8-15 08:20:21

这是什么原因?

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