verilog 生成块

zhrscut · 发表于 2012-8-13 11:48:02

您需要登录才可以下载或查看，没有账号？注册

x

仿真器会对生成块中的代码进行确立（展平），请问这展平具体怎么理解，书上没有介绍，求有经验的人指点啊

zongkai2003 · 发表于 2012-8-13 14:39:22

编个代码编译一下就知道了，

zhrscut · 发表于 2012-8-13 15:15:03

回复 2# zongkai2003

没有软件啊，所以……

qwpsmile · 发表于 2012-8-13 21:48:37

所谓flatten，我的理解就是去掉模块的hierarchy，让它们处在一个大的模块中。

meteoryzy · 发表于 2012-8-13 21:59:22

楼上正解，就是相当于模块中有例化的地方会直接代进去，变成一个大模块，整个设计变成同一层

wschen2000 · 发表于 2012-8-13 23:42:14

可以保留逻辑关系的flatten

xaaa001 · 发表于 2012-9-9 02:17:27

回复 1# zhrscut

这个是仿真器内部的东西，需要知道吗？

[原创] verilog 生成块