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[求助] [求助] delay path fault 产生测试激励的问题

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发表于 2012-8-12 01:26:13 | 显示全部楼层 |阅读模式

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delay path fault的测试激励需要有两个v1和v2,v1用来初始化电路,v2要产生一个transition在long path上,如果这个transition出现在output的时间大于clock cycle,在这条路径上就有delay fault。请问大家在given一条path的情况下,有没有什么办法拿到v1, v2。
我现在在用iscas 85 benchmark,综合、insert scan cell,然后用primetime拿长路径,把这些路径送给tetramax能生产test pattern,但格式都是stil和wgl。即使用stil2verilog,生成的verilog文件挺复杂,没看懂。

希望大家帮助下。多谢。
发表于 2012-9-7 20:57:30 | 显示全部楼层
本帖最后由 studentw 于 2012-9-7 21:10 编辑

在tetramax中用report_patterns 命令,可以导出想要的pattern。
Examples
TEST> report_patterns 6
Pattern 6 (fast_sequential)
Time 0: load c1 = 0111
Time 1: force_all_pis = 0000000000 00000ZZZZ
Time 2: pulse clocks ck2 (1)
Time 3: force_all_pis = 0000100100 00000ZZZZ
Time 4: measure_all_pos = 00ZZZZ
Time 5: pulse clocks ck1 (0)
Time 6: unload c1 = 0000
 楼主| 发表于 2012-10-5 22:52:43 | 显示全部楼层
多谢回复!
我现在用primetime report_timing 命令加 -justify 找到test pattern,这个和用tetramax的办法有什么区别吗?

回复 2# studentw
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