xilinx调用IP核生成FIFO的读写时序问题

xiaohesdu · 发表于 2012-8-9 16:13:09

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新手学习，请教个问题，是关于xilinx的FPGA调用异步FIFO的IP核来进行读写，数据确实写进去了，也读出来了，数据的内容也没错，但是貌似有一点点小问题的。我先往FIFO里面写入数据，写入数据正常，写数据的计数也是正常，但是写入数据之后empty指示状态仍然是1，而且在整个写数据的过程中，empty均为1，按理来说读入数据后empty应该为0吧？只有在数据完全写完后，开始有读时钟信号的几个周期之后才变成0.然后开始读出数据。
在FIFO的IP核的设计中只用了一个full和empty，像almost empty什么的都没有使用，不过我是把empty的逆和FIFO的读控制两个相与之后作为读使能信号，来控制读使能信号，这个应该不会有影响吧？
非常感谢了

majia123qwe · 发表于 2012-8-9 16:42:59

你有试过写了之后一直等，不读empty会变化吗？

interface是怎么样的？按理说empty应该在第一个写之后就拉低的

xiaohesdu · 发表于 2012-8-9 16:50:39

回复 2# majia123qwe

好的，我来试试，非常感谢。

eaglelsb · 发表于 2012-8-10 11:08:41

我习惯性只用program empty/full，这个可编程深度由自己定义，用起来比较方便。

FIFO的初始化状态下，读地址与写地址的关系如何，这个不可知，也不用太CARE其状态，但如果这时不读只写，写进几个数据后，还是empty的话，就有点怪了。

littlecp3 · 发表于 2012-8-11 10:51:56

看看你的复位信号有没有连对

fan06081232 · 发表于 2013-5-12 15:52:18

楼主解决了吗现在也遇到同样的问题

lwukang · 发表于 2013-5-12 21:40:05

回复 1# xiaohesdu

看你述说，貌似你读时钟是不连续的，
empty信号是读时钟域的，所以需要有读时钟才会变化。
再者在FIFO写入数据前最好给个复位有效。

lwukang · 发表于 2013-5-12 21:43:22

回复 6# fan06081232

回复完后才发现是去年的帖子，貌似是你最近遇到这个问题了，

你读时钟不要断，连续给就应该没问题了。

edwardk · 发表于 2018-12-18 16:26:55

学习中。。。。。。。

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