请教一个atpg仿真的问题

Syn2012

请教一个atpg仿真的问题

大家好,最近在进行DFT设计，使用Synopsys的dft compiler工具进行带压缩的扫描链生成，我的扫描链的输入输出端口分别为3个，此时为进行扫描压缩，我使用了如下扫描设置，set_scan_compression_configuration -inputs 3 -outputs 3 -chain_count 36 -base_mode Internal_scan -test_mode scan_compress -min_power true。这样生成的内部core的链数为36条，但是外部作为链的外部输入输出端口为3个输入(比如说INPAD0/INPAD1/INPAD2)和3个输出(比如说OUTPAD0/OUTPAD1/OUTPAD2)。使用tetramax生成pattern的设置如下：set_atpg -power_effort high, set_atpg -fill adjacent, set_atpg -power_budget 30, run_atpg -auto。并且生成testbench的方式是使用stil2verilog生成的，使用vcs进行atpg仿真时发现在某些pattern时，atpg仿真结果出现错误。大致的错误情况为：

第0~15个pattern全部正常，当时看到这个地方的时候，心里感到一阵轻松，以为atpg仿真环境调通了，不料到第16个pattern时，发现出现内部core链上后200个扫描cell，如每个内部core链上为600个cell，此时报OUTPAD1 的cell 400/401/402/.../以及OUTPAD2 的cell 400/401/402/.../出现exp（为0或者1）与got（均为x）不一致。且第17个pattern，cell 0 和cell 1的OUTPAD0/OUTPAD1/OUTPAD2均出现exp与got（为x）不一致。后面的cell出现为OUTPAD1或者OUTPAD2上一些cell出现exp与got不一致。第18个pattern，出现和第16个pattern类似的情况，第19到33个pattern又仿真OK。第34/35/36个pattern又有部分cell出现仿真不通过的情况。之后的第37到48个pattern又仿真ok。之后49个pattern出现部分cell仿真exp与got（为x）不一致。

我使用vcs仿真时加的options为如下： +nitimingcheck + delay_mode_zero +tetramax + overlap

针对上述的atpg仿真不通过的问题，请大家帮我一起看看分析是由什么原因引起的，是我dft生成扫描链出了问题呢？还是使用tetramax生成pattern时出了问题？

miller627

看看你信号都打上没有，没有的force一下，，，前仿得话再看看lib的延迟改没有改。你在插链正确，atpg也没有报问题的话，一般mismatch都是这些原因

Syn2012

回楼上，由于我对这些概念不是很清楚，所以对于你上面说到的这些回复还得详细的问下。

”信号打上”是什么意思；
还有这里的force一下，是在哪里设置？spf中还是生成的tb中？
前仿lib的值有没有改？我这里的仿真，虽然是对插入扫描链的网表进行仿真，但是我却没有读入sdf的延时，且仿真时设置了+nitimingcheck + delay_mode_zero +tetramax，目的仅仅是用来调环境，看我生成的这个带有压缩的扫描链的设计的流程是否合理。而且，我在仿真时其实是没有使用到lib的（当然仿真时用到的.v是和插入DFT插入扫描链时用到的lib是一致的）。

我在插入扫描链以及生成atpg成都没有报error。是不是没报error，就表示插入链OK。

最后的那个一般的mismatch都是这个原因，指的是“信号没打上，需要force下，还是Lib是否有变化？”

风信子yiyi

请问楼主最后怎么解决的？我现在也是同样的问题

chiye87

这种出现X态的错误，你可以仿真时记录波形，然后打开仿真图形界面，找到出错的寄存器，反向追踪X，看看这个X是由什么引起的。

zgene

如5F說的  trace回unknown是怎麼發生的。
一般來說可能是 analog /io interface到digital有沒gating到的點造成.
FYI.

2cky

急需学习当中。