为什么在设计电路时要避免产生latch？

gerry1512 · 发表于 2012-8-2 23:31:41

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rtrt，，大家经常遇到避免产生latch的问题，到底为什么要避免呢？

tigerjade · 发表于 2012-8-3 05:02:50

DFT和STA会很麻烦。另外latch本质上还是异步电路，所以对毛剌很敏感，验证功能和时序会非常麻烦。如果面积和功能非常重要，可以很小心的用latch.

Timme · 发表于 2012-8-3 08:12:07

主要因为设计人员思想陈旧。

duan_dzj · 发表于 2012-8-3 09:40:54

学习学习！

gerry1512 · 发表于 2012-8-4 12:53:00

主要因为设计人员思想陈旧。
Timme 发表于 2012-8-3 08:12

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怎么说？

yucaoxilin · 发表于 2012-8-4 14:17:35

Latches must be avoided in synchronous designs. Latches infer feedback, cause difficulties in timing analysis, and in test insertion applications.

forevercyc · 发表于 2012-8-4 14:48:25

学习了

jiaoxin12366 · 发表于 2013-11-5 09:41:18

学习了

wgej1987 · 发表于 2013-11-5 10:21:09

经常产生latch。。。因为有些数据就是不喜欢它经常变化

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