请教verilog做asic设计，如何取余数

atlandis · 发表于 2012-8-1 12:12:37

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jefby · 发表于 2012-8-1 13:39:31

直接使用取模运算符就可以了。。

csqorpheus · 发表于 2012-8-1 13:39:54

用%号。例如10%3=1

atlandis · 发表于 2012-8-1 14:54:28

回复 3# csqorpheus

不会吧，做asic，不是做仿真啊

jackertja · 发表于 2012-8-1 15:22:53

最简单的办法：被除数连续减除数，不够减了剩下的就是余数。

复杂一点的就去学习除法器，每种除法器都天然地能算出余数。
所以在CPU里，除法和取余是等效率的。

csqorpheus · 发表于 2012-8-4 14:44:19

%是可综合的，10%3=1，综合器会自动综合出其门级网表。

forevercyc · 发表于 2012-8-4 14:50:51

循环减判断小于减数就可以了吧

hanclin4 · 发表于 2012-8-4 18:32:32

实在是不知道怎么加钱啊。。。

jumphigh1987 · 发表于 2012-8-6 14:48:52

6楼正解！

fhy420462303 · 发表于 2012-8-12 18:22:03

如果除的是2的几次方，那就好办直接取它的后几位；如果不是只能循环减判断小于减数就可以了

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