高速基带信号处理

lpeter83 · 发表于 2012-7-31 18:23:23

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本帖最后由 lpeter83 于 2012-8-1 19:35 编辑

简单的说就是有ＩＱ两路基带信号，实现一个　sqrt(I * I + Q * Q) 的运算，用90nm的标准单元库综合，集成到chip，可以做到2Gs/s的速度吗？

我不知道应该去那个版问，因为是个数字问题，所有放到这里来问下？
UPD1: 基带信号是16QAM 后者 64QAM的信号，数据进来的速度是2Gs/s
UPD2: 可以用look up table 的方法，不一定要用dsp的方法

duan_dzj · 发表于 2012-8-1 09:40:41

等待大侠指点！

eaglelsb · 发表于 2012-8-1 11:05:31

这个问题你应该更具体地说好参数。
I/Q的数据的位宽是多少，数据的进来速度又是多少，I*I这样的的要用DSP，那你是否使用pipeline，几个周期出结果？此级可以调到多高的时钟没有slack？然后除法运算，又要使用IP CORE，这个又用几级pipeline，能得到的时钟频率是多少？
然后这过程中的数据更新速度是多少？每个周期都更新呢，还是几周期更新一次？
你的FPGA是什么芯片，等级如何，跑综合布线结果如何？上板实测如何？如果不满足要求那是否考虑降低时钟频率？
等等好多要考虑的因素，

而不是直接问别人结果能如何，那谁知道啊？

sdwsh · 发表于 2012-8-1 11:07:38

可以试试看感觉够呛

patrick007 · 发表于 2012-8-1 11:40:31

比较难。
normal case做完后端能到1.5G，应该就是可以的设计了。

2G是有些难度的。
并且会有很多很多周期的延迟。

lpeter83 · 发表于 2012-8-1 19:32:54

ding 下

feynmancgz · 发表于 2012-8-2 04:42:53

这个问题不错，顶一个！

patrick007 · 发表于 2012-8-2 12:07:28

本帖最后由 patrick007 于 2012-8-2 12:13 编辑

如果用lookup table的方法，做完后端差不多能达到2G。
留200ps左右给逻辑，差不多。

主要两个限制，一个是你的位宽，另一个是table的实现方式，这个影响查找速度。
还有一个是精度的问题，这个主要影响table的大小。

不过从计算的方面考虑，是有可能到2G的。

如果稍微差点的话，也可以适当考虑提高电压，或者用低threshold voltage的库。
不过这是另外一个话题。

fpga2008dut · 发表于 2012-8-5 00:08:11

非常感谢

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