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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › CTS中同步PIN如何balance
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查看: 4325|回复: 8

[资料] CTS中同步PIN如何balance

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twn2000
发表于 2012-7-13 14:38:33 | 显示全部楼层 |阅读模式

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一个系统中有两个完全相同的module, 如下图。




他们的clk不同源，但是周期，相位等完全相同。OUT后边没有任何电路直接连接到IO上，要求是：两个OUT的输出要尽量相同。于是我在CTS时设置了SetIoPinAsSync true.可是结果却是两个module的结构不同，如下图



导致两个OUT输出有很大差异，如何让这两个Module的clock tree的结构一样啊？
balance, 结构

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twn2000
 楼主| 发表于 2012-7-13 14:39:40 | 显示全部楼层
回复 1# twn2000


    未命名1.JPG 未命名2.JPG
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twn2000
 楼主| 发表于 2012-7-13 14:42:44 | 显示全部楼层
未命名2.JPG 未命名1.JPG
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陈涛
发表于 2012-7-13 15:18:46 | 显示全部楼层
把2个clk，group在一起，并且尽量减小clock skew

如果2个clk有一个共同的节点，可以从这个节点开始做CTS，用dynamic balance的方法平衡2个out
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twn2000
 楼主| 发表于 2012-7-13 15:26:27 | 显示全部楼层
能不能手动干预一下啊
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xieqq
发表于 2012-7-19 11:44:55 | 显示全部楼层
回复 4# 陈涛


    请问陈版主：

     时钟树的dynamic balance是怎么一回事情呢?谢谢！
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陈涛
发表于 2012-7-19 12:08:42 | 显示全部楼层
就是一个节点的延迟随着它的参考节点的延迟而变化，详细看cadence的EDI userguide
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joemool
发表于 2012-7-27 21:29:25 | 显示全部楼层
key word: skew group

please check UG
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yiyeyo
发表于 2012-7-27 22:54:57 | 显示全部楼层


能不能手动干预一下啊
twn2000 发表于 2012-7-13 15:26

                               
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    看一下那个tree长，频率要求不高的话，时序满足的情况下，拉长短的那个即可，手动就是增长latency了
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