请教STA中set_output_delay -min 对保持时间做约束时间为什么可以为负值呢?

masaka_xlw

所有tool的hold time slack的计算规则都为 ：
SLACK= T_arrive - T_expect = T_clk_uncertainty_data + T_inner_logic + Tckq - T_clk_uncertainty_clk -T_hold
以没搁进CTS为例：上等式中所有的data和clk的clk_uncertainty会集中在clk的constrain中（包括所有的clk_uncertainty, jitter, transition）。 因此分割uncertainty后等式等价于SLACK= T_arrive - T_expect = T_inner_logic + Tckq -T_hold >= 0+0 -T_hold = -T_hold。 即假设直接reg out，且wire load为0，且不考虑外部cell的本证延时。 此情况下hold最保守，数据输出到外面的FF太快，以至于必须得靠外面的延时来保证外部FF的hold time。  所以，set_output_delay = -T_hold, 同时这个设置等效于压缩了inner logic的可变化空间。

faithzy

当时也是在书上看到了，没太明白，再学习一下。

lbt556653

mark 学习下

mythbuster

output delay的含义是说信号在时钟沿之前多长时间稳定。
所以按照这个含义来说如果片外要求信号在时钟沿之后也要保持1.5ns 即hold time是1.5 那么就要设置为负值，只有这样才行

iyama

要限制芯片里面触发器Q到端口这段路径的最小延时，假设为tin
tin + tout >hold
而这个tout 就是我们set_out_delay 里面的-min 的值, = -1.5
tin > hold -tout =hold - (-1.5) = hold + 1.5
tin 至少有1.5ns。
由于tin 至少有1.5ns, 这样不管外面逻辑如何， 都可以满足图上的所需的条件

fkl523

wenjg76 发表于 2012-7-9 18:58
回复 9# daboboxiao

我认为是的

我赞成，其实一般情况来讲，我们只要约束满足第二级触发器的hold就可以了，所以只需要约束正的max delay值和正的min delay值就可以保证；
而本例中，保持时间1.5ns远大于常规的Thold, 所以约束为负值，是为了延后时序计算中的require timing，为了满足时序，工具就会插buf延后data增大arrival time，从而满足了这种时钟在数据中间的需求；


比如以太网，需要双边延采样，频率125m半周期4ns，所以约束保证采样时钟永远在数据的中间是最好的。

jamesjie

学习下

zxvf

保持时间为负值可能有如下原因：
1.时钟信号有偏移或抖动，导致时钟有效沿的不确定性，过大的Tslew进而使得Thold为负。
2.组合逻辑的延时过小，使得数据输入端信号在时钟有效沿之前就改变，而不是之后。
3.寄存器或锁存器本身的特性，使得数据输入端信号可以在时钟有效沿之后很快改变，而不影响输出。具体来说就是单元内部数据传输路径很长，而时钟传输路径又很长，在这种情况下Tsetup会比较大，而Thold会呈现负值。
值得注意的是Tsetup和Thold不能都为负值，并且要满足Tsetup+Thold>0。