每日一题0706

vipjph

1、什么是窄沟道效应？
2、列举几种集成电路典型工艺，工艺中常提到的0.25、0.18指的是什么？
3、简述IC从前端到后端的流程及相应的EDA工具。
4、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？欢迎大家积极回帖讨论，最佳答案者30信元奉上~~~
最佳答案明天揭晓~~

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窄沟道效应　　窄沟道效应,Narow width effect（NWE）: 　　当场效应晶体管的沟道宽度≈源和漏结的耗尽层宽度时，即为所谓“窄沟道”器件。在器件结构的尺寸缩小时，不仅沟道长度变短，宽度也将按同比例在缩小，于是就会出现窄沟道器件。器件的阈值电压等性能因为沟道变窄而发生变化的现象即称为窄沟道效应——晶体管的阈值电压升高。 　　（1）产生沟道变窄效应的理想模型： 　　沟道变窄使阈值电压发生变化的物理本质是：栅电极的“边缘场”使得场氧化层下的表面耗尽区的空间电荷有所增加(即产生了额外电荷ΔQ)，则使阈值电压增大。当沟道宽度较大时，耗尽层向两侧的扩展部分可以忽略；但是沟道变窄时，边缘场造成的耗尽层扩展变得不可忽略，这样，耗尽层电荷量比原来计算的要大，这就产生了窄沟道效应——使阈值电压会有一个增量。栅极宽度越小，ΔQ所占总空间电荷的比例也就越大，则NWE的影响就越大。基于这种边缘场的概念来计算NWE的阈值电压，有Jeppson简单模型和Akers模型等。因此，为了减小NEW，应该减薄栅SiO2层的厚度，以使边缘场减小。 　　（2）产生窄沟道效应的实际原因： 　　对于VLSI中的实际小尺寸MOSFET而言，发生NEW的机理往往不是“边缘场”的关系，而是工艺问题所致：因为这里总有高剂量的场区离子注入，在退火时离子会产生侧向扩散，使得沟道区的有效杂质浓度升高，从而导致阈值电压增高。因此，在减弱窄沟道效应所采取的措施上，就需要从工艺技术方面来考虑。 　　（3）NWE和SCE的互补： 　　由于短沟道效应（SCE）将引起阈值电压下降，这正好与窄沟道效应的影响相反。因此在特殊尺寸条件下，二者可以相互补偿，从而可使得小尺寸器件的阈值电压与大尺寸器件的一样。

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第二题：典型工艺：抛光、氧化、扩散、光刻、外延生长、气相淀积等
0.18、0.25是指工艺上刻蚀的最小线条宽度

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第四题：
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。

my2817

这么早，我来打酱油的！！！

第三题：
首先关于前后端面的分界，业界大多认为从layout部分分开的吧，layout之前为前端。
就数字而言：系统级设计及验证仿真，如 matlab进行算法设计；硬件描述语言进行行为级/RTL代码建模，test bench编写及仿真验证，仿真验证工具很多，cadence的NC-verilog，syopsys的VCS，mentor的modelsim ；RTL网表综合，synopsys的Design Compiler就是个中翘楚了；门级网表到GDSII，synopsys的ASTRO、ICC，Cadence的SOC Encounter；还有时序分析及形式验证，分别使用synopsys的Prime Time和Formalilty；接着就是后仿真及DRC、LVS验证了，这个mentor的calibre就不错了，当然还有assura什么 的。

模拟部分：我了解的就不多了，但肯定有Hspice等语言对电路进行建模，外加仿真，然后网表到GDSII，如virtuoso,laker，当然少不了DRC、LVS……之后进行寄参提取，后仿，然后tape out?

wjb158

第二题：
CMP（化学机械抛光）、低K介质工艺、浅槽隔离、深紫外化学放大光刻胶……
0.25等是指的是工艺加工的最小的长度（单位：微米）

z-z-m

1、2题就只有打酱油了，只晓得.25是最小线宽0.25um。
3题补充my2817，数字设计现在一般用systemverilog或者systemC来做TB和建模。synopsys现在有VMM可以自动生成TB。书写规则检查还有LEDA，但我个人觉得用处不是太大。检查DRC、LVS的工具还有hercules，可以在ICC中直接调用。
4题赞成61279271。

wlbce

学习了学习了

高晨阳

学习了学习了

qmx123130

学习了学习了