求助，dc或者edi中是否需要设置clock latency

AveryYoung · 发表于 2012-7-3 16:05:25

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本帖最后由 AveryYoung 于 2012-7-3 16:13 编辑

求助，
在dc的时候，希望使用ideal clock来综合，因此我在dc的时候不设置latency，只做了transition和uncertainty；

问题，
在edi做CTS的时候，会需要一个ctsth文件

我想问问，这个文件是根据dc衍生出来的sdc所提取的吧？那么其中的一些选项，如latency（maxDelay/minDelay）还是填写零来做CTS么？

我知道CTS之后最重要的是时钟的skew，在edi的ctsth文件中，这个值我一般是用默认的0.3ns来做，做小设计感觉还行。那么ctstch中的哪些参数需要特别注意的？
如:
maxDelay/minDelay/srcLatency/sinkMaxTran/BufMaxTran

bsbs525 · 发表于 2012-7-3 19:10:06

没记错的话，set_clock_latency 就是给ideal clock用的，反倒是CTS之后它没作用了。
而set_clock_latency -source 对ideal clock及propagated clock都有作用。

AveryYoung · 发表于 2012-7-3 19:36:13

回复 2# bsbs525

没错，确实是这样
但是，在dc下，如果不加上latency，那么综合出来的网表就是完全理想的吧？
然后用理想的网表到edi下去做cts，就有了propagated clock。
之所以不在dc下不设置这个latency，我记得好像是为了能够得到的网表比较准确，时钟方面的信息可以不去考虑，只在cts后去分析propagated

当然，如果设计比较大，时钟的路径比较深，可以适当加上latency。

bsbs525 · 发表于 2012-7-3 23:28:38

你自己把自己的问题答完了~
CTS之后的skew比较重要~~

AveryYoung · 发表于 2012-7-4 09:36:48

回复 4# bsbs525

不是呀，我只是知道这个意思，但是我对ctsth文件的哪些时间参数不太理解，
如果按照我说的意思，那么skew设置为零是最好的？不是么？

还有为什么dc下设置的clock_transition在cts时的ctstch的sinkmaxtran和bufmaxtran？等等其他的参数也是有对应的

SKILLER · 发表于 2012-7-4 09:41:00

设置了好一些吧
可以提高时钟的精确度

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