电源设计小贴士 44：如何处理高 di/dt 负载瞬态

vipjph

就许多中央处理器 (CPU) 而言，规范要求电源必须能够提供大而快速的充电输出电流，特别是当处理器变换工作模式的时候。例如，在 1V 的系统中，100 A/uS 负载瞬态可能会要求将电源电压稳定在 3% 以内。解决这一问题的关键就是要认识到 这不仅仅是电源的问题，电源分配系统也是一个重要因素，而且在一款解决方案中我们是很难将这二者严格地划清界限。

这些高 di/dt 要求的意义就在于电压源必须具有非常低的电感。重新整理下面的公式并求解得到允许的电源电感：

                               
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在快速负载电流瞬态通道中电感仅为 0.3 nH。为了便于比较，我们来看一个四层电路板上的0.1 英寸 (0.25 cm) 宽电路板线迹所具有的电感大约为 0.7 nH/英寸 (0.3 nH/cm)。IC 封装中接合线的典型电感在1 nH 范围内，印刷电路板的过孔电感在0.2 nH 范围内。

此外，还有一个与旁路电容有关的串联电感，如图 1 所示。顶部的曲线是贴装在四层电路板上的一个22 uF、X5R、16V、1210 陶瓷电容的阻抗。正如我们所期望的那样（100 kHz 以下），阻抗随着频率的增加而下降。然而，在800 kHz时有一个串联电感，此时电容会变得有电感性。该电感（其可以从电容值和谐振频率计算得出）为 1.7 nH，其大大高于我们 0.3 nH 的目标值。幸运的是，您可以使用并联电容以降低有效的 ESL。图 1 底部的曲线为两个并联电容的阻抗。有趣的是谐振变得稍微低了一些，这表明有效电感并不是绝对的一半。基于谐振频率，就两个并联的电容而言，新电感则为 1.0 nH 或ESL 下降 40%，而非下降 50%。这一结果可以归结为两个原因：互连电感和两个电容之间的互感。

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