VCS后仿$setuphold提示

wangjian2013 · 发表于 2015-3-24 09:37:21

7#正解

大暗黑天 · 发表于 2015-3-28 07:47:01

setup违规，那个限制（s,h），可以认为是时钟延往前s,往后h 这个范围内数据不能有沿出现
至于h是负值，是因为时钟和数据进入这个模块后到真正的采样点还有个各自的延时，数据延时要大一些，所以从模块接口上看，数据在时钟延前面变化（h是负值）.
至于pt检查没查出来，那就得看你pt检查怎么做的了，这个路径查没查（false_path），怎么查(各种参数设置和仿真符合么)都是有可能的

出尘入世 · 发表于 2015-4-15 21:19:43

7楼和12楼才是正解

风景如画199 · 发表于 2015-5-28 19:03:42

请问下，上面的问题楼主怎么解决的啊遇到了同样的问题了

raindroper · 发表于 2015-5-29 15:09:50

学习了~

Horizon00 · 发表于 2015-12-10 14:11:02

我也遇到了同样的问题，7楼和12楼是大牛呀，赞一下

Horizon00 · 发表于 2015-12-10 14:13:58

还有就是limits: (176,-37) );这些值在.v库里面根本找不到呀，到底这些值在哪里呀？？

ztspac · 发表于 2016-1-7 22:13:14

回复 3# bigbird

ningyuan198 · 发表于 2016-6-13 19:31:18

7楼和12楼正解

佐为 · 发表于 2016-12-4 23:28:32

PT在这块的确事false path，但是VCS不是动态时序分析么？主要分析异步时序电路，我现在电路里因为两种异步时钟，PT，FT都没问题，但是VCS出现$setuphold错误，请问该怎么解决呢

[求助] VCS后仿$setuphold提示

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