dc下clock_uncertainty的设置问题

AveryYoung · 发表于 2012-6-19 12:54:27

回复 10# rk_yyf

那之后的呢？比如PR的时候的优化，这个时钟还是按照70%来么？PT下呢？

以及分频时钟也取70%？

yhang0 · 发表于 2012-6-19 15:29:46

在时序不紧张的前提下，可以尽量设置的大一点

陈华009 · 发表于 2012-6-20 10:18:49

回复 9# AveryYoung

APR的时候也会进行时序分析的呀，在APR的时候就可以看到hold的时序。我们师兄说如果hold过不了的话可以考虑改变约束。当然面积要够

haposa · 发表于 2012-6-20 10:22:26

看EETOP長知識

AveryYoung · 发表于 2012-6-20 10:27:44

回复 13# 陈华009

也就是说dc的时候如果报了hold，也就是min_delay violation，可以不用管。
然后在PR的时候可以修正？其实可以发现，在dc的时候，如果把clock latency或者hold uncertainty设置的大一些，就很容易出现问题。

陈华009 · 发表于 2012-6-20 10:27:57

回复 6# AveryYoung

直接忽略，因为后面布局布线的时候还要插入buffer，而且元器件的位置改变等等都应该会改变线上的延迟时间
，在后面uncertainty的大小可能要改，来满足APR 的时序。

陈华009 · 发表于 2012-6-20 10:30:46

回复 15# AveryYoung

是的，不要去管hold的时序

AveryYoung · 发表于 2012-6-20 10:54:29

回复 16# 陈华009

这个uncertainty的是改大还是改小？
我现在是在dc下只设个setup的uncertainty
然后给PR工具的uncertainty有原来的setup还有新的hold；
然后做完CTS后，就把时钟的相关属性去掉，再加上一个微小的uncertainty去做postRoute OPT

陈华009 · 发表于 2012-6-20 11:04:20

回复 18# AveryYoung

如果你用原来的uncertaity可以过得了hold和setup的timing分析的话就不用改，不然的话就该小，我是这样改的

n1991i · 发表于 2014-4-29 19:27:52

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