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查看: 4771|回复: 1

[求助] Placement & Route 如何控制板图的大小？

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pdlm
发表于 2012-6-14 21:37:36 | 显示全部楼层 |阅读模式

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在IC Compiler, SoC Encounter，OlympusSOC等P&R工具里，如何控制最后芯片的大小？
在 Double Via 以后芯片面积大概会大多少？
多谢啦。
DFM, double via, IC Compiler, Placement, route

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小丫
发表于 2012-8-23 23:06:08 | 显示全部楼层
应该在floorplan中限定的，形状和大小。和利用率有关，80%的利用率已经很高了，也芯片规模和hard macro的多少也有关系啦，当然，I/O Cell和pad也影响chip size。当然，首先分清是core limited还是pad limited.
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