ICC跑cts的时候，总是报std cell utilization超过100%

saicom · 发表于 2012-6-13 21:25:15

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 saicom 于 2012-6-14 13:23 编辑

在place阶段，std cell utilization只有50%
在cts阶段，用下面命令:
clock_opt -only_cts -no_clock_route
就会报超过100%的错误，然后优化结束，错误信息如下：
CTS-Error: cannot insert more buffers since current utilization (101.2%) exceed the limit (99.0%)

但再运行一次这个命令却不会报这个错误，之后的std cell utilization是60%
请问可能是什么原因导致

jiancongwoo · 发表于 2012-6-13 22:42:00

Check 下 clock transition的大小。

saicom · 发表于 2012-6-14 12:52:51

clock transition，跑clock_opt之前是0.37，之后是0.3

saicom · 发表于 2012-6-14 13:14:20

我换了另外一个verilog和sdc，其他一样，包括所有命令
却没出现这个问题，检查过verilog文件和sdc都没问题啊

xdyliu · 发表于 2012-6-18 17:01:24

我前几天遇到同样的问题，是因为hold的uncertainty设置的太大，改小后就没事了。

xidianhjh · 发表于 2012-6-19 10:25:53

回复 5# xdyliu

build clock tree 与clock的uncertainty有关系吗？
好像没有吧

[求助] ICC跑cts的时候，总是报std cell utilization超过100%

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1