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发表于 2012-6-19 16:12:13
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个人认为有以下方案用来参考:
1. 不知用的是哪家的工艺,通常来讲,foundry在开发这个device的时侯会考虑到它的esd能力,可以问问foundry有没有这个器件的esd测试数据用来做参考
2. 尝试用器件本身来扛esd,因为size很大,所以能够扛一下,但是高压N管有snapback特性,所以在esd状态下导通均匀性会很差,所以layout时需要注意,同时这个器件在esd状态下gate端的状态未知,所以也会影响esd的性能
3. 如果pcell能够做到改变drain contact to gate spacing那是最好不过的了,可以适当增加这个spacing, 来增强esd性能,如果增加这个spacing,那么电路里面也要看到这个参数,因为它会影响器件的特性
4. 在这个n管上并上一个esd器件,让esd器件的Vt1小于这个器件的breakdown电压
拙见而已,欢迎指正,哈哈。 |
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