[请教]Verilog RTL级与行为级描述有何区别？

stephua · 发表于 2010-10-25 16:43:27

仿真用行为级好用综合要用RTL

heartofknight · 发表于 2010-10-26 13:25:22

路过！！！！

icemanlv008 · 发表于 2011-9-6 16:38:47

学习了

lyl19 · 发表于 2011-9-7 02:18:39

请问，教材上写着，在数字设计领域，RTL通常是指数据流建模和行为级建模的结合，这个怎么理解呢？
还有，如果行为级不能综合，那我不是还要修改仿真用的行为级代码为数据流的。
谢谢

danglang · 发表于 2011-10-4 21:22:08

回复 53# abnerliu

自己写的一般都是行为级？经过VCS生成的.v就是RTL级？应该是这样？了然了。学习了。

joyocdy · 发表于 2013-4-25 13:10:21

呵呵长见识了大家说的都挺抽象啊还是没怎么听懂行为级是代码吗什么代码？怎么写的？

glace12123 · 发表于 2013-4-25 16:34:09

说的简单点，行为级就是你写的代码理论上能完成的功能，不管能不能被实际电路所实现；而RTL级就要把你写的v代码综合成实际逻辑电路

majia123qwe · 发表于 2013-4-26 09:16:58

testbench里一般是行为级的，实际模块里一般是RTL级的

xykdblct · 发表于 2013-4-26 12:48:01

我专门查过，一般认为，能综合的就是rtl

需要

hbyu · 发表于 2013-5-1 17:44:02

行为级描述还是别用verilog了，SV啥的多好

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