详细注释-高速版-兼容ARM9软核CPU处理器(6.1已更新注释）

larry.wong · 发表于 2014-7-10 00:03:18

回复 1# free-arm
买了书，感谢分享！

luffygon · 发表于 2014-7-16 07:31:08

感谢楼主分享！先收藏，再研读！

ran_newstar · 发表于 2014-7-26 18:49:58

买了一本，还望楼主多多指导。

ran_newstar · 发表于 2014-8-5 21:38:30

回复 1# free-arm

楼主，第9行s开头，=结束的字符串只有一个，输进去减压密码错误。密码到底多少啊？

ran_newstar · 发表于 2014-8-5 21:45:46

有没有第二章串口的源代码，我输入书上的，编译时有很多错误。
vlog -reportprogress 300 -work work D:/altera/modelsim/examples/verilogdir/test.v
# Model Technology ModelSim SE vlog 10.1a Compiler 2012.02 Feb 22 2012
# -- Compiling module rxtx
# ** Error: D:/altera/modelsim/examples/verilogdir/test.v(52): (vlog-2730) Undefined variable: 'data_vld'.
#
# ** Error: D:/altera/modelsim/examples/verilogdir/test.v(59): 'data_vld' already declared in this scope (rxtx).
# ** Error: D:/altera/modelsim/examples/verilogdir/test.v(98): (vlog-2730) Undefined variable: 'tran_cnt'.
#
# ** Error: D:/altera/modelsim/examples/verilogdir/test.v(102): 'tran_cnt' already declared in this scope (rxtx).
# ** Error: D:/altera/modelsim/examples/verilogdir/test.v(137): near "EOF": syntax error, unexpected end of source code

罗金富 · 发表于 2014-8-14 10:16:31

回复 1# free-arm
有点疑问不知道怎么问你？就是指令识别码，在你的书中用的是最简的指令识别码，我想请教下你这个是怎么确定最简的？
最近上传到的附件识别码又换成了能唯一识别该指令的bit，不知道你又是怎么考虑的？

厉害198989 · 发表于 2014-8-28 10:45:37

感谢楼主分享！

vetusware · 发表于 2014-9-20 08:56:00

谢谢楼主分享！

smrecnik · 发表于 2014-10-1 01:16:48

good job

jiangpeng21 · 发表于 2014-10-2 09:12:35

本帖最后由 jiangpeng21 于 2014-10-2 09:16 编辑

顶楼主，不过要有说服力可能还需要把1.2dmips／mhz 编译器和编译参数贴出，要和arm9比，不能光比性能，建议在某个成熟的工艺下，希望能出input和output delay设为70％的综合报告，看看频率面积以及插入scan chain后dhrystone的功耗，另外你定义他作为FPGA软ip就应该加上总线接口哪怕是个ahblite，不然soc的怎么玩

[资料] 详细注释-高速版-兼容ARM9软核CPU处理器(6.1已更新注释）

站长推荐 /2