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[求助] ML605 MIG3.8 clocking wizard 3.2 mapping错误

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发表于 2012-5-24 17:21:24 | 显示全部楼层 |阅读模式

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大家好,我在implement是出现了错误,先把错误的问题贴上来



  1. ERROR:NgdBuild:455 - logical net 'clk400m_p' has multiple driver(s):
  2. ERROR:NgdBuild:455 - logical net 'clk400m_n' has multiple driver(s):
  3. ERROR:NgdBuild:455 - logical net 'clk200m_p' has multiple driver(s):
  4. ERROR:NgdBuild:455 - logical net 'clk200m_n' has multiple driver(s):
  5. ERROR:NgdBuild:455 - logical net 'clk100m' has multiple driver(s):


复制代码



我用 ISE13.2生成的时钟IP,代码如下:




  1. myPLL myPLL_inst(
  2.     .CLK_IN1_P(sys_clk_p),
  3.     .CLK_IN1_N(sys_clk_n),
  4.     //.CLK_IN1(clk200m),
  5.     .CLKFB_IN(CLKFB_IN),
  6.     // Clock out ports
  7.     .CLK_OUT1(clk400m_p),
  8.     .CLK_OUT2(clk400m_n),
  9.     .CLK_OUT3(clk200m_p),
  10.     .CLK_OUT4(clk200m_n),
  11.     //.CLK_OUT5(clk100m),
  12.     .CLKFB_OUT(CLKFB_OUT),
  13.     // Status and control signals
  14.     .RESET(sys_rst)
  15.   );


复制代码



sys_clk_p 和 sys_clk_n 是直接从板上接入的。

这个问题在xilinx的论坛上也有很多人遇到,但都没有解决。

希望大牛出来帮忙解决一下,困扰我很久了!
发表于 2012-5-24 20:24:11 | 显示全部楼层
LZ,我也在搞这方面的东西,板子也是ML605.我觉得你那个时钟可以直接用原语生成,也就是PLL_ADV.
 楼主| 发表于 2012-5-24 21:38:37 | 显示全部楼层
回复 2# 陶志妖妖
  hi, 陶志妖妖
  请问用原语改如何生成?
  我在forums.xilinx.com发过贴,回复说是 MIG的 infrastructure.v 有问题,然后我检查这个文件,不可能有问题啊!
  而且ISE 13.2 的 MIG v3.8 是默认没有内部PLL的。
  可以线下联系吗?发帖比较慢啊!
  邮件地址:wugangsheng@sjtu.edu.cn
  多谢
发表于 2012-5-25 10:48:06 | 显示全部楼层
hi:
  邮件已回,注意查收
发表于 2012-5-30 15:57:05 | 显示全部楼层
可以用MMCM 原语就是BUFG IBUFG之类的
发表于 2012-11-29 16:52:15 | 显示全部楼层
有经验的人说下吧
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