包括时钟产生模块的电路综合问题

lovelsnow

电路中有如图所示的时钟产生模块，就是一个输入时钟2分频，再分频，得到。分频后的时钟送到其他模块。有些模块会同时使用两路时钟

请问这种电路综合的时候时钟约束怎么写？因为电路工作频率很低，主时钟24M ,512倍分频以后，对电路延迟的要求很小，写好主要是想要减小面积。目前写的约束就只给了主时钟，进到模块里，发现多数加法器所使用的加法单元不是最小的加法单元（只有一个是）。从实际延迟考虑，即使使用最小的加法单元，时间上的裕度应该也是挺大的。
希望谁做过这种的，能给个参考的脚本。
不胜感激啊
小弟初做数字，对于搜索出来的creat_generated_clock说明不是很懂啊。比如下面这个



难道写约束的时候已经知道了时钟综合的结果？
还有的说时钟模块要拿出来单独综合，那综合器怎么根据时钟后面驱动的单元的数量做驱动优化？

求解答，感激不尽

陈涛

可以先单独综合时钟单元，再定义那些generated clock
也可以一起综合，把generated clock暂时定义在clkgen的port上

lovelsnow

回复 2# 陈涛


   
多谢版主，能给个包括时钟单元的综合脚本参考一下吗？


网络有点问题，连着点了几次发布。

xinu2009

回复 2# 陈涛

陈版主；如果综合时把generated clock暂时定义在clkgen的port上，那么应该在clkgen模块添加什么样的约束。

陈涛

应该没有特别的约束，如果综合时出错，根据情况再想办法