时序问题

syrtic · 发表于 2012-5-23 17:41:10

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不知道遇到这种情况是如何处理的，在3ns的clk上升沿时，由于硬件的实际延时不确定，rst可能是1也可能是0，所以实际中可能不会像仿真这样。那位大神知道如何处理这种情况，谢谢了先。。。

orlye · 发表于 2012-5-23 21:11:54

实际电路的rst也要尽可能与时钟同步后，保证setup和hold时间，避免这样的竞争出现。
真的无法避免的话，那也没办法，无非就是rst早结束一个cycle或者晚结束一个cycle，没法控制。

guoqing096 · 发表于 2012-5-23 21:30:44

我们设计中经常碰到异步时钟的亚稳态问题，一般有同步器（两个D触发器）来解决。复位信号也一样，同步两个时钟后，然后去复位其他电路。复位信号的亚稳态同样重要，一般发生的几率很小，但是碰到一次可能就会带来芯片的缺陷。可能处理的办法很多，这个方法比较传统。

quenstin · 发表于 2012-5-24 10:07:45

你用异步复位就能解决了同步复位就要求RST信号要满足setup和hold 异步就没这个问题这类电路我个人不建议使用同步复位除非你的rst信号已经经过同步器处理过

yl5495 · 发表于 2012-5-24 17:01:57

采用有效沿异步，无效沿同步的异步复位方式即可。

kikky1986 · 发表于 2012-5-27 23:36:58

在可靠性的要求下，复位最好做成同步的，把硬件给你的异步复位转成同步的给计数器回到初始状态，否则这个计数器的状态就是不定态，每次复位起来都不一样，这样就是不可控的！你拿这个计数器去控制的话，很容易出概率性问题！

waynesancruz · 发表于 2012-5-28 05:15:33

异步复位进控制电路, 同步复位出, 所有应用电路均用同步复位.

vongy · 发表于 2012-5-28 08:50:53

异步复位，同步撤离。

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