verilog语言求纠错

xslin2012

如果你这个要综合的话是不能有 initial 这个初始化语句的。具体的分频器好像不能简单的这样写。我也没写过
。如果你要写tb的话完全不需要那样写啊
module（）；
reg clk；
initial
    begin
     clk = 1‘b0；
    forever
     #5 clk = ~clk；
   end
endmodule
这样就能创建一个时钟；然后其他的也照 这个样子写就 ok了这就仿真的 tb 可能就是你说的顶层模块吧