用modelsim仿真综合后的网表文件出现的问题

hbbdlx · 发表于 2012-5-15 19:42:15

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我用modelsim仿真综合后的网表文件，总是出现
Error: E:/IC05CScore.v(7522): $hold( posedge CK &&& (RB == 1):50 ns, posedge SEL:50 ns, 10 ps );
# Time: 50 ns Iteration: 2 Instance: /test_syn_tb/test/\aa_reg[0]\
许多这样的错误，我用的上华0.5的库IC05CScore.v，这是怎么回事啊？求指教呀~
本来没有这样的问题的，中间modelsim出现问题自动关闭了，再打开modelsim就一直出现这样的错误，怎么也弄不好，本来已经验证正确的文件在这里也不仿真了

hbbdlx · 发表于 2012-5-16 09:17:19

没有人知道是怎么回事吗？困扰一天了，求解呀~

gaurson · 发表于 2012-5-16 23:47:05

工具出问题之前是没有这些错误的？才50ns，都算比较正常的吧，看看波形上有没有不定态扩散，跑长一点等系统工作稳定看看还有没有类似的错误

lvguang · 发表于 2012-5-17 00:29:31

本人刚刚解决一个类似的问题，比知道你这个是不是。你只需要在每个.v文件开始添加`timescale语句，就可以啦！
我花了一晚上摸索出来……我遇到的错误是关于width的

hbbdlx · 发表于 2012-5-17 09:20:15

回复 3# gaurson

不是只50ns 我只是只贴出来一个下边跟着好多这样的错误仿真结束根本就不出波形只是报一堆这样的错误

hbbdlx · 发表于 2012-5-17 09:25:57

回复 4# lvguang

我试了一下还是不行纠结呀

lvguang · 发表于 2012-5-17 12:59:24

仿真的时候要把编译好的库文件加进去，这个你做了吧。所有的文件加上timescale后，simulation，我也遇到modelsim突然关闭的问题，你是功能仿真还是时序仿真？加sdf了？如果没有，注意仿真时间，比如10ns，中间不能空格，而且这个值调整下看看。不知道你是脚本操作，还是直接图形界面操作。
如果都不行，而且你是sdf时序仿真，在write_sdf后加上-noedge命令，在dc综合的时候使用。你给的信息不多，只能自己慢慢搞

hbbdlx · 发表于 2012-5-17 16:34:50

回复 7# lvguang

我还是综合的初学者好多东西都不懂这个仿真是图形界面的不加sdf的功能仿真本来同一个工程我已经仿真通过了后来换了个工程仿真modelsim就自动关闭了再打开后以前仿真好的工程也不能仿真了一直出现这个问题

lvguang · 发表于 2012-5-17 23:35:38

不知道了……总感觉是你设置的时间的问题。仿真时间长点、短点看看，与之前成功的对比下

hbbdlx · 发表于 2012-5-18 09:14:51

回复 9# lvguang

长点短点的都不行呀人家就不给你运行代码现在仿得就是以前成功的但是现在也不能仿了

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